Artikel-ID: 000087200 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.04.2012

Stratix V Hard IP für PCI Express Root-Port-Basis-Adressregister-Decodierung funktioniert nicht korrekt

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Das rx_st_bardec Ausgangssignal funktioniert nicht korrekt für Root-Port-Varianten der Stratix V Hard IP für PCI Express IP Core. Das rx_st_bardec Signal kann für erste Daten nicht geltend machen Zyklus von MRd, MWrIOWR und IORD TLPs wenn die Adresse des TLP mit dem Adressbereich einer BAR übereinstimmt.

    Lösung

    Die Problemumgehung besteht darin, die BAR-Decodierungslogik für Root-Ports in der Benutzerlogik, um festzustellen, welche BAR (BAR0 oder BAR1) ein TLP-Ziel. Sie können die BAR-Einstellungen von Ihrem Stammverzeichnis aus bestimmen Port\s Konfigurationssoftware. Alternativ können Sie auch bestimmen die Einstellungen durch Decodieren der Typ-0-Konfigurations schreibt, dass die Root-Port sendet an Avalon-ST, um die BAR-Register in der Root-Port.

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