Kritisches Problem
Beschreibung
Die beiden RapidIO II IP-Kern-Eingangstakte und tx_pll_refclk, sys_clk
muss von einer gemeinsamen Taktquelle abgeleitet werden. Wenn Ihr Design dies nicht tut
diese Einschränkung erzwingen, kann es sein, dass der IP-Kern FIFO-Unterstrom erfährt
oder überlauf. Das Benutzerhandbuch für die RapidIO II MegaCore-Funktion
dokumentiert diese Einschränkung nicht.
Lösung
Um dieses Problem zu vermeiden, stellen Sie sicher, dass Ihre Avalon Systemuhr, sys_clk,
und TX PLL Referenztakt, tx_pll_refclkabgeleitet von
eine gängige Taktquelle.
Dieses Problem wurde in Version 14.0 der RapidIO behoben Benutzerhandbuch für die II MegaCore-Funktion.