Artikel-ID: 000087146 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 24.11.2011

DDR2- und DDR3-SDRAM-Controller mit UniPHY-Benutzerhandbuch enthält falsche Taktinformationen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Im Benutzerhandbuch enthält Tabelle 6-1 die falsche Taktphase Informationen fürand pll_mem_clk pll_write_clk . Auch Tabelle 6-2 ist nicht anwendbar und sollte ignoriert werden.

    Lösung

    Die richtige Phase für pll_mem_clk ist 0° für Schnittstellen wenn der Leveling Interface Mode auf Leveling eingestellt ist, und -45° für Schnittstellen, bei deren Leveling Interface Mode auf "Nonleveling" gesetzt ist. korrekte Phase für pll_write_clk 90° für Schnittstellen wenn der Leveling Interface Mode auf Leveling eingestellt ist, und -135° für Schnittstellen, bei deren Leveling Interface Mode auf "Non-Leveling" gesetzt ist.

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