Artikel-ID: 000087140 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.08.2012

Warum erhalte ich Kompilierungsfehler, wenn ich clk [1] durch [9] als Eingabe-Taktquelle für die ATX_PLL im MegaWigabed auswähle?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

AltGX Megawi saharaiert™ maximal 10 Eingabe-Referenztakte als Quellen für die ATX_PLL. Wenn der Benutzer Werte von 1 bis 9 für die ATX PLL in der "Was ist die ausgewählte Eingabe-Taktquelle für die Rx/Tx PLLs? " option the design fails kompilieren. Quartus® II Software führt zu einem Fehler, der zum Beispiel besagt, dass [1] von ATX PLL nicht angeschlossen werden kann.

Die folgende Problemumgehung ist erforderlich

-  Wählen Sie "0" als Eingabe-Taktquelle für das ATX PLL und

-  Verbinden Sie den pll_inclk_rx_cruclk [0] als Eingangs-Taktquelle für das ATX PLL in Ihrem Design.

Dieses Problem tritt in Quartus II Softwareversion 9.1 auf und wird voraussichtlich auf Quartus II Softwareversion 9.1 SP1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Stratix® IV FPGAs
เอฟพีจีเอ Stratix® IV GX

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