Artikel-ID: 000087134 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.06.2014

40-100GbE MAC und PHY IP Core MegaCore-Funktion rx_recovered_clk Signal fehlt an der Top-Level-Schnittstelle

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie synchrone Ethernet-Unterstützung in der 40-100GbE aktivieren Parametereditor mit dem Support-Parameter Enable SyncE , der IP-Kern mit zwei Eingangs-Referenztakten konfiguriert ist, einer Referenz Takt für die RX CDR PLL und ein Referenz-Takt für das TX PLL. Darüber hinaus sollte der rx wiederhergestellte Takt ein externer IP-Kern sein Signal. Das wiederhergestellte RX-Taktsignal ist jedoch nicht sichtbar bei die oberste Ebene des IP-Kerns.

    Lösung

    Dieses Problem hat keine Problemumgehung.

    Dieses Problem wurde in Version 14.0 der 40- und 100-Gbit/s behoben Ethernet MAC und PHY MegaCore-Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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