Artikel-ID: 000087101 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 09.06.2014

Warnung (332056): PLL-Kreuzüberprüfung gefunden inkonsistente PLL-Takteinstellungen

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Beim Kompilieren der XAUI PHY IP mit der Quartus® II Software Version 13.1 für Arria V-, Cyclone®® V- und Stratix® V Transceiver-Geräte kann die oben genannte Warnung angezeigt werden. Dies ist auf fehlende SDC-Beschränkungen für die XAUI PHY IP-Takte zurückzuführen.
Lösung

Um dieses Problem zu beheben, fügen Sie die folgenden SDC-Beschränkungen für die XAUI PHY IP-Takte hinzu, bevor Sie die Kompilierung ausführen:

create_clock -period -name [get_ports pll_ref_clk]
create_clock -period -name [get_ports phy_mgmt_clk]
derive_pll_clocks

Zugehörige Produkte

Dieser Artikel bezieht sich auf 12 Produkte

Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Arria® V GZ
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GT

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