Beschreibung
Aufgrund eines Problems in der Quartus® II Softwareversion 11.0 und neuer können Sie bei der Synthese einen schwerwiegenden Fehler sehen, wenn Ihr Verilog HDL-Code eine Port-Breitenbewertung enthält, bei der entweder der MSB oder der LSB zu einer negativen Zahl führen. Der folgende Beispielcode generiert diesen schwerwiegenden Fehler.
parameter ADDR_WIDTH = 0;
input [ ADDR_WIDTH-1:0] address;
Lösung
Um dieses Problem zu umgehen, erstellen Sie keine Ports mit einem negativen MSB oder LSB.
Eine zukünftige Version der Quartus II Software wird voraussichtlich eine Fehlermeldung melden, die das Problem beschreibt, anstatt einen schwerwiegenden Fehler zu erzeugen.