Artikel-ID: 000087044 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.12.2014

Der RapidIO II IP Core I/O logical Layer Slave Port erfordert kontinuierliche Schreibsignalbehauptung

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Der RapidIO II IP-Kern-I/O-Logical-Layer-Slave-Port erfordert dass der Avalon-MM-Master das ios_rd_wr_write Signal geltend macht kontinuierlich für die volle Dauer des eingehenden Bursts von Schreibzugriffen. Wenn das Avalon-MM-Mastermodul das ios_rd_wr_write Signal deassert während der Übertragung von Schreibdaten an den RapidIO II IP-Kern, die IP Kern teilt die eingehenden Daten fälschlicherweise in mehrere übertragene Daten auf Pakete auf dem RapidIO-Link.

    Lösung

    Dieses Problem hat keine Problemumgehung. Sie müssen sicherstellen, dass alle Avalon-MM Master-Module in Ihrem Design, die mit dem RapidIO kommunizieren II IP-Core I/O Logischer Layer-Slave-Port, erfüllen die Voraussetzungen ios_rd_wr_write das Signal kontinuierlich geltend machen für die volle Dauer eines Schreib-Bursts auf den RapidIO II IP-Kern.

    Dieses Problem wurde in Version 14.1 des RapidIO II IP-Kerns behoben.

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