Artikel-ID: 000087033 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.09.2013

PCIe Gen2 Link Trainingsfehler beim Einsatz des Hard-Reset-Controllers

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Ein zeitweiliges Problem der Hard-IP-Verbindung (PCIe Gen2) kann auftreten in Quartus II Version 13.0SP1 und früher. Bei Einsatz des Hard-Reset Controller in einer nativen Gen2-Konfiguration, der Stratix V Hard IP Für PCI Express kann MegaCore-Funktion fälschlicherweise bei 5 übertragen werden Gbit/s statt 2,5 Gbit/s Datenrate während des Link-Trainings.

    Lösung

    Für Gen2-Konfigurationen, die Konfiguration nicht über Protokoll (CvP), befolgen Sie die Anleitungen in Knowledge Basislösung für eine Problemumgehung. Für CvP Gen2-Konfigurationen, wenden Sie sich an mySupport.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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