Kritisches Problem
Beschreibung
Der RapidIO II IP-Kern unterstützt keine VHDL-Modelle. Wenn Sie einen RapidIO II IP-Kern in VHDL zu generieren, kann nicht erfolgreich kompilieren.
Der RapidIO Das Benutzerhandbuch für die II MegaCore-Funktion besagt, dass Sie festlegen können, dass Qsys sollte ein VHDL-Simulationsmodell generieren. Allerdings für eine Qsys System, das einen RapidIO II IP-Kern umfasst, ist diese Option nicht möglich. Diese Anweisung im Benutzerhandbuch ist fehlgeschlagen.
Lösung
Um dieses Problem zu vermeiden, generieren Sie Ihren RapidIO II IP-Kern und Qsys funktionelle Simulationsmodelle und Teststand in Verilog HDL.
Dieses Problem wurde in Version 13.1 des RapidIO II IP-Kerns behoben.