Bei Verwendung eines Intel® Arria® 10 FPGA DDR4-Controller mit Viertelrate in der Quartus® II SoftwareVersion 14.1 finden Sie möglicherweise die CAS_n-zu-CAS_n-Befehlsverzögerung auf verschiedene Bankgruppen erfüllt die tCCD_S Parametereinstellung in der Intel Arria 10 DDR4-Controller Intel® FPGA IP GUI nicht. Sie können beispielsweise tCCD_S als 4 in der GUI festlegen, aber die Simulationswellenform zeigt eine 8 an. Dies führt zu Lücken zwischen schreib- oder lese-transaktionen.
Als Problemumgehung können Sie die folgenden Parameter ändern:
Von:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (2),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (2),
An:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (1),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (1),
Diese Parameter sind in den folgenden Dateien zu Synthese- oder Simulationszwecken vorhanden:
- Version /emif__example_design/sim/altera_emif_/sim/ ed_sim_altera_emif__*.v
- version /emif__example_design/qii/altera_emif_/ed_synth_altera_emif__*.v
- Version //altera_emif_/_altera_emif__*.v
- Version //altera_emif_/sim/_altera_emif__*.v
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben werden.