Artikel-ID: 000086994 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.02.2012

Stratix V Hard IP für PCI-Express-Simulation bei der fälschlichen Erneuten Übertragung von TLPs

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die Stratix V Hard IP für PCI Express überträgt TLPs erneut bevor der Wiedergabe-Timer abgelaufen ist, was zu Doppelungen von TLPs führt. Dieses Problem tritt nur auf, wenn die ACK-Übertragungslatenz die Richtlinien für die PCI-Express-Spezifikation, die bei Belastungen auftreten können Testen.

    Lösung

    Es gibt keine Problemumgehung. Dieses Problem wurde in Version 12.0 behoben der Stratix V Hard IP für PCI Express IP-Kern.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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