Artikel-ID: 000086981 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.05.2013

Stratix V Avalon-MM-Hard-IP für PCI Express-IP-Core-Signaländerung, wenn mehrere Pakete pro Zyklus aktiviert sind

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    In Version 12.0 der Quartus II Software, wenn Sie Mehrere aktivieren Pakete pro Zyklus in der Stratix V Hard IP für PCI Express IP-Core-GUI: Die folgenden Ports der obersten Ebene ändern sich von One-Bit zu One-Bit zwei Bits: rx_st_valid, rx_st_err, tx_st_valid und tx_st_err. Bit 1 jedes Zwei-Bit-Vektors gilt für die beiden oberen Qworden von Daten. Bit 0 eines jeden Vektors trifft zu auf die beiden niedrigeren Qworden von Daten. Die Stratix V Hard IP für PCI Express Benutzerhandbuch definiert diese Ports als eins Bit.

    Lösung

    Dieses Problem wurde in Version 12.0 SP1 des Quartus II behoben Software..

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