Kritisches Problem
Beschreibung
Im Slave-Modus instanziiert die MegaWi slave-Schnittstelle das PLL in der example_top.v-Datei. Allerdings für DDR2 und DDR3 SDRAM Beispiel designs, der Assistent verbindet die DQS Enable Clock nicht mit dem PLL.
Lösung
Um dieses Problem zu beheben, ändern Sie example_top.v, um eine Verbindung herzustellen. die DQS Enable Clock (pll_dqs_ena_clk) zum c4 Port der PLL:
pll_memphy upll_memphy(
.areset (~global_reset_n),
.inclk0 (pll_ref_clk),
.c0 (pll_afi_clk),
.c1 (pll_mem_clk),
.c2 (pll_write_clk),
.c3 (pll_addr_cmd_clk),
.c4 (pll_dqs_ena_clk),
.c5 (pll_avl_clk),
.c6 (pll_config_clk),
.locked (pll_locked)
);.