Artikel-ID: 000086944 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.01.2018

Warum weist die Intel® Stratix® 10 externe Speicherschnittstellen DDR4 IP minimale Pulsverstöße auf den wf_clk Takten im Intel Quartus® Prime Timing Analyzer auf?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Software Version 17.1.1 können im Bericht Intel Quartus Compilation TimeQuest eines Projekts, das die Intel Stratix® 10 externe Speicherschnittstellen DDR4 IP implementiert, Verletzungen der mindesten Pulsbreiten-Zeitüberschreitungen auftreten, die mit den wf_clk_<> Taktfrequenzen verbunden sind.

    Ein Beispiel für eine Verletzung des Timings der mindesten Pulsbreite aus dem Intel Stratix 10-DDR4-Beispieldesignprojekt ist emif_s10_0|emif_s10_0_wf_clk_3 mit einem Slack-Fehler von -0,058.

    Lösung

    Die Verletzungen der wf_clk Taktfrequenz werden ignoriert.
    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus Prime Pro Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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