Artikel-ID: 000086929 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.06.2018

Warum folgen die Intel® Arria® 10 oder die Intel Stratix® 10 DQ/DQS x4 Konfiguration nicht der Pin-out-Platzierungsdokumentation und der DQ/DQS-Pins-Ansicht im Intel Quartus® Prime Pin Planner?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
  • Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn die EMIF-IP als DDR3 oder DDR4 mit x4 DQ/DQS-Gruppen konfiguriert ist, kann die Quartus® Prime DQ-Pins automatisch an Pin-Positionen zuweisen, die nicht den in den Pin-out-Dateien des Geräts definierten x4 DQ/DQS-Gruppen folgen.

    Lösung

    In der Intel® Arria® 10 oder Intel Stratix® 10 I/O-Architektur für die x4 DQ/DQS-Konfiguration ist es legal, eine DQ-Pin an einem beliebigen DQ-I/O-Standort innerhalb einer x12-I/O-Lane zuzuweisen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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