Bei Designs, die auf Vorserien-Arria® 10 SoC-Geräte (ES, ES2) mit aktivierter IOPLL-Soft-Fixierung abzielen, kann das SDRAM L3 Interconnect in the Hard Processor System (HPS) nach einem kalten oder warmen HPS-Reset beschädigt werden und zu unvollständigen Transaktionen führen, wenn sie auf HPS-vernetzte externe SDRAM- oder Speicher-mapped-Register im SDRAM L3 Interconnect zugreifen.
Dieses Problem tritt nur gelegentlich auf und tritt erst nach einer großen Anzahl von HPS-Reset-Zyklen auf, wenn die Arria 10 externe Speicherschnittstellen für die global_reset_n-Eingabe der HPS-IP-Instanz durch eine HPS-Reset-Ausgabe bestätigt werden. Nach der Beschädigung kann ein Zugriff eines beliebigen Masters im HPS- oder FPGA Teil des SoC auf die SDRAM L3 Interconnects dazu führen, dass die Verbindung gesperrt wird. Zu den Symptomen gehören HPS-Boot-Unterbrechungen, die unmittelbar nach der U-Boot-Konsole nach Abschluss der FPGA-Konfiguration angehalten werden, oder ein HPS-SDRAM-Kalibrierungserfolg.
Um sich nach der Sperrung wiederherzustellen, muss die SDRAM L3 Interconnect zurückgesetzt werden. Wenn die Sperrung aus einem HPS-Master-Zugriff resultiert, muss das gesamte HPS kalt oder warm zurückgesetzt werden, um es wiederherzustellen. Andernfalls kann es möglicherweise möglich sein, die Interconnects unter Softwaresteuerung mit dem brgmodrst.ddrsch Register-Bit im Reset-Manager im HPS zurückzusetzen.
Dieses Problem kann vermieden werden, indem die global_reset_n Eingabe der HPS-EMIF-IP-Instanz dauerhaft mit der inaktiven Logik des Hochzustands verbunden wird. Falls dies nicht mit Ihrer Anwendung kompatibel ist, wenden Sie sich an Altera, um weitere Hilfe und eine Problemumgehung bei der Reset-Sequenzierung für Ihre Anwendung zu erhalten.
Hinweis: Dieses Problem wirkt sich nur auf Vorproduktionsgeräte (ES2) Arria 10 SoC-Geräte aus, wenn die IOPLL Erratum Soft Fix aktiviert ist. Dieses Problem wirkt sich nicht auf Produktionsgeräte aus.