Artikel-ID: 000086912 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.09.2018

Wie verhalten sich die Statussignale des Datenverkehrsgenerators im Intel® Arria® 10 und im Intel® Stratix® 10 EMIF-IP-Beispieldesign?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Das traffic_gen_pass signal wird hoch gehen, wenn es keine Bitfehler gibt und die Testschleifen für eine bestimmte Anzahl von Zyklen. Im Testmodus der unendlichen Schleife wird das traffic_gen_pass-Signal nie hoch gehen.

Das traffic_gen_fail-Signal wird hoch, wenn ein pnf_per_bit -Signal (pnf = pass not fail) niedrig wird, unabhängig davon, wie viele Schleifen der Test ausgeführt wird.

Das traffic_gen_timeout signal geht hoch, wenn aufgrund eines Problems mit dem Datenverkehrsgenerator ein Timeout besteht.

Lösung

Alle Verkehrsgenerator-Statussignale bleiben niedrig, wenn die Schnittstelle bei der Kalibrierung fehlschlägt.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs

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