Aufgrund eines Problems in den Intel® Quartus® Prime Pro Softwareversionen 19.1 und früher kann ein Intel Stratix-10-Hard-Processor-System® (HPS)-Projekt die Gerätekonfiguration fehlschlagen. Das Projekt kann die Kompilierung fälschlicherweise mit einer ungültigen Pin-Platzierung des HPS EMIF IP PLL-Referenztakts und der GEHENQ-Pins bestanden haben.
In der Intel® Stratix® 10-HPS-EMIF-Schnittstelle müssen der PLL-Referenztakt und der KTQ-Pin in der IO-Bank 2M mit den Adress- und Befehlssignalen platziert werden. FPGA Konfiguration schlägt fehl, wenn diese Belegungsbeschränkung nicht befolgt wird.
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 19.2 behoben, indem ein Fehler während der Kompilierung gemeldet wird, falls die Anforderungen für die Pin-Platzierung nicht erfüllt werden. Im Benutzerhandbuch für externe Speicherschnittstellen Intel Stratix 10 FPGA IP finden Sie weitere Informationen zu den Beschränkungen der HPS-EMIF-Stiftplatzierung.
Wenn Sie ein Design haben, das derzeit FPGA Gerätekonfiguration in einer Version vor der Intel® Quartus® Prime Pro Edition Software Version 19.2 übergibt, die in der Kompilierung in Intel® Quartus® Prime Pro Edition Software Version 19.2 und neuer fehlschlägt, müssen Sie das HPS-EMIF-Design nicht ändern, sondern benötigen eine Problemumgehung.
Wenden Sie sich für weitere Einzelheiten an Intel.