Artikel-ID: 000086874 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.03.2017

Warum wird IRQ bei der Simulierung des MAX 10 ADC IP-Kerns nicht automatisch im Einzelzyklus-Konvertierungsmodus auf 0 geleiert?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Modularer ADC-Kern Intel® FPGA IP
  • Simulation, Debug und Verifizierung
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das EOP-Bit im ISR-Register des modularen ADC IP-Cores in MAX® 10 Geräten, die für die Generierung von IRQ verantwortlich ist, wird von der Hardware auf "1" gesetzt, wenn ein vollständiger Block von Proben empfangen wird. Dieses Bit wird in der RTL-Simulation nicht automatisch auf 0 klar. Benutzer müssen 1 auf dieses Bit schreiben, um es zu löschen.

    Auflösung

    Um dieses EOP-Bit für den nächsten Interrupt auf 0 zu löschen, schreiben Sie 1 in das ISR-Register, um darauf hinzuweisen, dass ein vollständiger Block von Samples erhalten wird.

    Zugehörige Produkte

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    Intel® MAX® 10 FPGAs

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