Artikel-ID: 000086863 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 21.02.2019

Fehler: Interner Fehler: (<signal name=""> =&gt; <signal name="">) Interner Fehler: Standardlogik: std_logic Ports/Signale müssen die Breite 1 haben, war <n></n>aber</signal></signal>

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 18.1 Update 1 und früher kann dieser Fehler beim Generieren eines Platform Designer-Systems auftreten. Dieser Fehler tritt auf, wenn das Platform Designer-System eine generische Komponente enthält.

Lösung

Um dieses Problem zu umgehen, wählen Sie die Komponente in Platform Designer und dann die Registerkarte Komponenteninstanziierung aus. Ändern Sie die Breite jedes Signals auf 1, setzen Sie die Breite dann auf ihren ursprünglichen Wert zurück und erzeugen Sie die HDL.

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
เอฟพีจีเอ Intel® Cyclone® 10 GX

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