Artikel-ID: 000086862 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.06.2019

Warum sind die Output Enable/Disable Times für einen Bus der Mindestwert für alle Bits des Bus?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 19.1 meldet die Output Enable/Disable Times die Mindestverzögerungen, anstatt den maximalen Wert für Bus-Bits anzuzeigen. Dieses Problem tritt auf, wenn Intel® Stratix® 10 Geräte abzielen.

    Lösung

    Um dieses Problem zu umgehen, erweitern Sie die aggregierten Datenbus-Bits und identifizieren den maximalen Verzögerungswert manuell.

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 19.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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