Beschreibung
Aufgrund eines Problems in der Quartus® Prime Standard Edition Software Version 18.1 und früher kann diese Fehlermeldung angezeigt werden, wenn Sie die Nativelink-Simulation im Modelsim-Simulator ausführen. Dies liegt daran, dass Sie eine FIFO-IP in Ihrem Design haben und diese IP keine VHDL-Simulation unterstützt.
Lösung
Um dieses Problem zu umgehen, ändern Sie das Format für die Ausgabenetzliste von VHDL zu Verilog HDL in:
Zuweisung -> Einstellungen -> EDA Tools Einstellungen-> Simulation -> Format für die Ausgabe-Netzliste, bevor Sie die native Link-Simulation ausführen.