Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 19.2 und früher ignoriert der Intel® Quartus® Prime Timing Analyzer die Timing-Einschränkungen für die Intel® Arria® 10/Cyclone® 10 Hard IP für PCI Express*, wenn Sie eine generierte Anweisung in Ihrem VHDL- oder Verilog-Code haben, um die IP in Ihrem Design zu erstellen. Dieses Problem tritt auf, da die generate-Anweisung ein "\" als Hierachy-Pfad erstellt, der von der Intel Arria 10/Cyclone 10 Hard IP für PCI Express* SDC-Dateien (Synopsys* Design Constraint) nicht erkannt wird.
Um dieses Problem zu beheben, laden Sie die Datei Intel® Arria® 10/Cyclone® 10 Hard IP for PCI Express* SDC herunter und ersetzen Sie die altera_pci_express.sdc in //altera_pcie_a10_hip/ide.
Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 19.3 behoben.
