Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 16.0 und neuer kann dieser Fehler auftreten, wenn Sie FAST_INPUT_REGISTER oder FAST_OUTPUT_REGISTER oder FAST_OUTPUT_ENABLE_REGISTER Zuweisungen für Ihr Design anwenden. Die Ursache liegt in einer Verarbeitung von derive_pll_clocks Einschränkung.
Um den Fehler zu vermeiden, führen Sie die folgenden Schritte durch.
1: Kommentieren Sie alle Beschränkungen für derive_pll_clocks aus der SDC-Datei des Benutzers
2: Führen Sie quartus_fit -plan aus
3: Kommentieren Sie alle Einschränkungen zur derive_pll_clocks aus der SDC-Datei des Benutzers
4: Ausführen quartus_sta -s
4.1: Project_open < ausführen>
4.2: Führen Sie create_timing_netlist geplanten Snapshot aus (oder -post_map, falls in der Standard-Edition)
4.3: Read_sdc ausführen
4.4 Ausführen von write_sdc -expand expanded.sdc
4.5 Exit
5: Bearbeiten Sie expanded.sdc aus Schritt 4 und entfernen Sie alle set_clock_uncertainly-Beschränkungen
6: Bearbeiten Sie die QSF-Datei und ersetzen Sie die ursprüngliche SDC durch expanded.sdc in Schritt 5
7: Quartus_fit erneut ausführen
Dieses Problem wurde in der 18.1 Version der Intel® Quartus® Prime Pro Edition Software behoben.