Warum signalisiert die mmr_slave_readdatavalid nicht eine De-Assert beim Zugriff auf das MMR ECC-Register?

Wenn Sie auf das register Intel Stratix® 10 oder Intel Arria® 10 MMR ECC zugreifen, wird das mmr_slave_readdatavalid Signal nach der Bestätigung nicht de-assertiert.

Öffnen Sie die Datei \synthese\altera_emif_io_hmc_ecc_mmr.v und fügen Sie die durch " NEW CODE " angegebenen Zeilen (wie unten gezeigt) für die Register 10'h080/10'h081/10'h082/10'h090/10'h091/10'h092/10'h093/10'h094 hinzu.

10'h080:
Beginnen
reg_clr_intr < = 1'b0;
reg_clr_mr_rdata < = 1'b0;
                   
wenn (int_slave_write)
Beginnen
reg_wrpath_pipeline_en <= slave_wr_data [ 10] & slave_byte_enable [1];
reg_ecc_code_overwrite <= slave_wr_data [ 9] & slave_byte_enable [1];
reg_enable_auto_corr <= slave_wr_data [ 8] & slave_byte_enable [1];
reg_enable_rmw <= slave_wr_data [ 2] & slave_byte_enable [0];
reg_enable_dm <= slave_wr_data [ 1] & slave_byte_enable [0];
reg_enable_ecc <= slave_wr_data [ 0] & slave_byte_enable [0];
Ende
                   
wenn (int_slave_read)
Beginnen
int_slave_rd_data <= {
{(CFG_MMR_DATA_WIDTH - 11){1'b0}},
reg_wrpath_pipeline_en ,
reg_ecc_code_overwrite ,
reg_enable_auto_corr ,
cfg_ecc_in_protocol ,
cfg_data_rate ,
reg_enable_rmw ,
reg_enable_dm ,
reg_enable_ecc
};
int_slave_rd_data_valid < = 1'b1;
Ende
else 2 NEUER CODE
start 2 NEUER CODE
int_slave_rd_data_valid < = 1'b0; NEUER CODE
ende 2 NEUER CODE

Ende

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus® Prime Software behoben.