Artikel-ID: 000086791 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.08.2017

Warum wird die fPLL in Intel® Arria® 10 Geräten nicht gesperrt, wenn die Option "Phase Alignment aktivieren" aktiviert ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    In Intel® Arria® 10 Geräten kann die anfängliche fPLL-Kalibrierung ausfallen, wenn die Option "Enable phase alignment" (Phasenausrichtung aktivieren) aktiviert ist, wenn sich die fPLL im "Core"-Modus befindet.

    Der Grund für dieses Verhalten ist, dass die Ausgabe-C-Zähler der fPLL beim Hochfahren nicht gleichzeitig mit dem Feedback-M-Zähler aus dem Reset freigegeben werden. Die erste Kalibrierung erfolgt nach der Freigabe des Feedback-Zählers, aber vor den Ausgabezählern. Daher schlägt die erste Kalibrierung fehl, da "Enable phase alignment" den C1-Zähler als Feedback-Zähler verwendet.

    Lösung

    Um dies zu umgehen, müssen Sie die fPLL neu kalibrieren. Dies erfordert, dass Der Neukonfigurations-Port zur fPLL hinzugefügt wird und dann mit den folgenden Schritten Lese-/Schreibvorgänge an bestimmten Registerstandorten ausgeführt werden:

    1. Ändern Sie das Design, um die fPLL-Neukonfiguration zu aktivieren.
    2. Erstellen Sie Logik im Kern, die Folgendes macht:
      a) Schreiben Sie 0x1 in Bit [0] in Adress-0x126 der fPLL. Dies führt dazu, dass die fPLL internes Feedback wählt
      b) Schreiben Sie 0x1 in Bits [1] in Adress 0x100 der fPLL und 0x01, 0x000 der fPLL anzugehen, um PreSICE zur Neukalibrierung der fPLL anzufordern.  Die fPLL-Rekalibrierung muss erfolgen, wenn internes Feedback ausgewählt ist.
      c) Überwachen Sie Bit 1 der Adresse 0x280 der fPLL und warten Sie, bis sich das Bit an 0x0 ändert.  Dies zeigt an, dass die Neukalibrierung abgeschlossen ist.
      d) Schreiben Sie 0x0 in Bit [0] in Adress-0x126 der fPLL. Dies führt dazu, dass die fPLL den Feedback-Kompensationsmodus wählt.
      e) Überwachen Sie das fPLL-Sperressignal oder Bit [0] der Adresse 0x280 der fPLL und warten Sie, bis die fPLL gesperrt ist

    Diese Schritte sind auch im Benutzerhandbuch Arria® 10 Transceiver PHY für PLL-Feedback und Kaskadierungs-Taktnetzwerk abgedeckt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.