Artikel-ID: 000086767 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.08.2021

Warum haben die Anzahl der EMIF-Datenverkehrsgeneratoren 2,0-Leerlaufzyklus und der Schleife im Leerlauf-Zähler ein Missverhältnis?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.4 und früher ist die Anzahl der Leerlaufzyklen zwischen Ruheschleifen im EMIF-Datenverkehrsgenerator 2.0 (TG2) nicht gleich dem Schleife-Leerlauf-Zähler, wenn die Anzahl der Lese- oder Schreibvorgänge 1 ist. Dieses Problem tritt nur auf, wenn die Anzahl der Schleifen größer als 2 ist, da das Laden des Zählers im Leerlauf der Schleife fälschlicherweise erfolgt ist. Die Anzahl der Leerlaufzyklen zwischen Schleifen ist eine weniger als der Zähler für den Leerlauf der Schleife.

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Softwareversion 21.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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