Beschreibung
Aufgrund eines Problems in der Intel® Quartus® Prime Standard Edition Software version 18.1 und früher sehen Sie möglicherweise die Warnmeldung oben in der Anfangsphase, wenn Sie im Intel® Timing Analyzer den Befehl write_sdc -expand >.sdc verwenden. Dieses Problem tritt auf, wenn Sie die Intel® Max® 10 soft LVDS-Intel® FPGA IP in Ihrem Design haben.
Lösung
Um dieses Problem zu beheben, ändern Sie die create_generated_clock Phase von .sdc mit den folgenden Optionen:
Von -Phase -90/1 ändern zu -phase [expr -90/1]
Dieses Problem ist ab der Intel® Quartus® Prime Standard Edition Softwareversion 19.1 behoben.