Beschreibung
Nach der PHYLite-Intel® FPGA IP für parallele Schnittstellen ist sein Phase-Locked-Loop (PLL)-Referenz-Takt ein single-ended-Input-Takt mit einem I/O-Standard, der vom IP-Register "Allgemeines" > I/O-Einstellungen > I/O-Standardparameter festgelegt wird.
Ein differenzierter PLL-Referenztakt mit LVDS-I/O-Standard wird ebenfalls unterstützt und durch Hinzufügen einer QSF-I/O-Standardbeschränkung implementiert:
set_instance_assignment -name IO_STANDARD LVDS - zu <ref_clk>
Dies verursacht die kritische Warnung.
Lösung
Sie können diese kritische Warnung sicher ignorieren.