Artikel-ID: 000086689 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2020

Warum sehe ich die Halte-Timing-Verletzung im DCP1.2 OpenCL BSP-Design?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA-SDK für OpenCL™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Kompilierung eines DCP1.2 OpenCL BSP-Designs wird möglicherweise eine kleine Halte-Timing-Verletzung angezeigt.

     

    Lösung

    Diese Halte-Timing-Verletzung verursacht kein Funktionsproblem beim DCP1.2 OpenCL BSP-Design.

    Dieses Problem wurde im DCP 1.2.1 OpenCL BSP-Design behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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