Dieser Fehler kann in der Intel® Quartus® Prime Pro Software angezeigt werden, wenn die LVDS SERDES-Intel FPGA IP mit Intel Stratix® 10 Geräten verwendet wird. Dieser Fehler tritt auf, wenn das Eingangs-Taktsignal der IOPLL über den FPGA Kern generiert wird.
Um diesen Fehler zu vermeiden, geben Sie das Eingangs-Taktsignal über dedizierte Taktstifte an die IOPLL weiter.
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