Nein. Aufgrund der Hardwarebeschränkungen wird beim AltPLL-Modus von Intel® MAX® 10 FPGA im ZDB-Modus (Zero-Delay Buffer) konfiguriert und der Ausgabe-Takt einem PLL_CLKOUT n-Pin zugewiesen, der als Single-Ended-I/O-Standard konfiguriert ist, wird der Folgende Fehler angezeigt:
Fehler (176557): PlL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" kann aufgrund von Geräteeinschränkungen nicht im Zielgerät platziert werden
Fehler (176593): PlL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" kann nicht am PLL-Standort platziert werden, PLL_1 – kompensierter Ausgabe-Clock-Pin "" des PLL muss in dedizierten Ausgabetakt-I/O platziert werden - PLL befindet sich im Puffermodus ohne Verzögerung
Fehler (176568): PlL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" kann nicht am PLL-Standort platziert werden, PLL_1, da I/O-Zelle (Port des Typs CLK der PLL) eine nicht kompatible Standortzuweisung mit PLL-I/O-Pin-Pin_xx hat.
Diese Einschränkung gilt nur für den Puffermodus mit null Verzögerung in ALTPLL.
Schließen Sie den ATLPLL-Ausgangstakt an PLL_CLKOUT p-Pin an.
Das Intel® MAX® 10 Clocking und PLL Benutzerhandbuch soll in einer zukünftigen Version mit diesem Detail aktualisiert werden.