Artikel-ID: 000086659 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 24.06.2021

Warum übersteigt die Konfigurationszeit für die Konfiguration über Protokoll (CvP) während des peripheren Bildes die PCIe-Anforderung von 100 ms für das Einschalten bis zur Aktivierung?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

In Intel® Quartus® Prime Pro Edition Software Version 21.2 kann der CvP-PCIe-Link möglicherweise nicht mit Intel Agilex® 7 Geräten richtig aufgelistet werden. Dies liegt daran, dass die Konfigurationszeit für das Peripherie-Bild die PCIe-Anforderung von 100 ms für das Hochfahren bis zur aktiven Zeit übersteigt.

Lösung

Um dieses Problem zu umgehen, listen Sie die PCIe-Verbindung erneut auf, sobald der FPGA erfolgreich konfiguriert wurde.

Dieses Problem wurde in der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe

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