Intel® Quartus® Prime Standard Edition Software kann diese Warnmeldung während der Kompilierung senden, wenn Sie den LVDS-Empfänger in einem Intel® MAX® 10 Gerät verwenden und die Einrichtung und Haltezeiten für die Eingabestifte in der SDC-Datei (Synopsys Design Constraint) beschränken. Denn wenn ein PLL für LVDS-Designs auf den synchronen oder ZDB-Modus eingestellt ist, werden während der Kompilierung automatisch optimale Verzögerungsketteneinstellungen verwendet, aber die Setup- und Haltezeitbeschränkungen für die LVDS-Empfängereingaben werden ignoriert. Die Warnung wird ausgegeben, um den Benutzer über die ignorierten Beschränkungen zu benachrichtigen.
Selbst wenn die Setup- und Halte-Zeitbeschränkungen für die LVDS-Empfängereingaben in der SDC während der Kompilierung ignoriert werden, verwendet der Timing Analyzer sie für die Timing-Analyse nach der Kompilierung.
Sie können diese Warnmeldung sicher ignorieren.