Artikel-ID: 000086615 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.09.2018

Was ist die Pull-up-Widerstandsrichtlinie für das DDR4-alert_n signal?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Es wird empfohlen, mit einem 10K-Pull-up-Widerstand auf 1,2 V für das DDR4-alert_n signal zu beginnen, und dann kann der Widerstand auf einen anderen Wert eingestellt werden, solange er die FPGA-I/O-Puffer-SPEZIFIKATIONen IOT- und VIH-Spezifikationen erfüllt (siehe FPGA Gerätedatenblatt unter der Spezifikation für I/O-Standards).
Führen Sie eine Mainboard-Signalintegritätssimulation durch, um die optimale Einstellung zu überprüfen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs
Intel® Stratix® 10 FPGAs und SoC FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.