Fehler (10198): Verilog HDL-Fehler bei phylite_io_bufs.sv(1078): Teilauswahlrichtung ist entgegengesetzt von der Präfixindexrichtung

Aufgrund eines Problems in der Quartus® Prime Software Version 18.1 und früher können ähnliche Fehler wie unten gezeigt auftreten, wenn die Arria® 10 PHYLite IP als 48-Bit-Ausgabeschnittstelle konfiguriert ist und die Option "Output Strobe verwenden " deaktiviert ist.

In der Quartus Prime Standard Edition Software

Fehler (10198): Verilog HDL-Fehler bei phylite_io_bufs.sv(1078): Teilauswahlrichtung ist entgegengesetzt von der Präfixindexrichtung

Fehler (12152): Benutzerhierarchie "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs" kann nicht ausgearbeitet werden

In der Quartus Prime Pro Edition Software

Fehler (13437): Verilog HDL-Fehler bei ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): part-select-Richtung ist entgegengesetzt von der Präfix-Indexrichtung

Fehler (13224): Verilog HDL- oder VHDL-Fehler bei ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): Index 48 liegt außerhalb des Bereichs [47:0] für 'group_data_out_n'

Um diese Fehler zu umgehen, kann der Arria® 10 PHYLite IP als Schnittstelle mit 47 Bit oder weniger Datenbreite konfiguriert werden.

Dieses Problem wird in einer zukünftigen Version der Quartus® Prime Software behoben.