Artikel-ID: 000086613 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 15.03.2019

Fehler (10198): Verilog HDL-Fehler bei phylite_io_bufs.sv(1078): Die Teilauswahl-Richtung ist gegenüber der Präfix-Index-Richtung

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite für parallele Schnittstellen Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 18.1 und früher können Sie ähnliche Fehler wie unten sehen, wenn die Intel Arria® 10 PHYLite IP als 48-Bit-Ausgabeschnittstelle konfiguriert und die Option Use Output Guibe deaktiviert ist.

     

    In der Intel Quartus Prime Standard Edition Software,

    Fehler (10198): Verilog HDL-Fehler bei phylite_io_bufs.sv(1078): Die Teilauswahl-Richtung ist gegenüber der Präfix-Index-Richtung

    Fehler (12152): Benutzerhierarchie "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs" kann nicht geändert werden.

     

    In der Intel Quartus Prime Pro Edition Software,

    Fehler (13437): Verilog HDL-Fehler bei ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): Die Teilauswahl-Richtung ist gegenüber der Präfix-Index-Richtung

    Fehler (13224): Verilog HDL- oder VHDL-Fehler bei ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): Index 48 ist außer Reichweite [47:0] für "group_data_out_n"

    Lösung

     

    Um diese Fehler zu beheben, kann die Intel® Arria® 10 PHYLite IP als 47-Bit- oder eine kleinere Schnittstelle für die Datenbreite konfiguriert werden.

    Dieses Problem wird in einer zukünftigen Version der Intel Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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