Der Speicherzugriffsdurchsatz zwischen Core 0 und Core 1 wird unter folgenden Bedingungen unausgewogen:
- CPU0 und CPU1 greifen gleichzeitig auf das Speichersubsystem zu
- Der von den beiden Kernen angeforderte gesamter Speicherdurchsatz übersteigt die Speicherkapazität des Speichersubsystems.
- Der Acceleration Coherency Port (ACP) wird nicht verwendet oder mit geringem Bandbreitenverkehr verwendet
Die Snoop Control Unit des CPU-Subsystems stellt Anfragen seiner drei Master – CPU0, CPU1 und ACP – basierend auf einem Round-Robin-Algorithmus. Dies gewährleistet eine faire Verteilung der verfügbaren Speicherbandbreite.
Wenn jedoch alle oben genannten Bedingungen auftreten, wird die Fairness des SCU-Master-Schieds reduziert, da nicht verwendete ACP-Schiedsakten der CPU0 zugewiesen werden, was dazu führt, dass CPU0 die doppelte Speicherbandbreite von CPU1 erhält.
Wenn ein ausgewogener Speicherdurchsatz zwischen Kern 0 und Kern 1 erforderlich ist, muss die auf Core 0 ausgeführte Anwendung so konzipiert sein, dass sie verhindert, dass mehr als 50 % der verfügbaren Speicherbandbreite verwendet wird.
Diese Informationen werden voraussichtlich in einer zukünftigen Version des Cyclone® V SoC, Arria® V SoC und Intel® Arria® 10 SoC FPGA technischer Referenzhandbücher enthalten sein.