Wenn Sie Ihr System entwickelt haben:
1. Basierend auf Quartus® II SoftwareVersion 9.0 DDR2 SDRAM Vollratenspalt-I/Os-Spezifikationen für Cyclone® III Gerät und
2. Nach der Migration zur Quartus II Software 9.1 und Änderung des Designs auf DDR2 SDRAM High Performance Controller II
Möglicherweise beobachten Sie Fehler beim Timing der Kerne und Leistungsabschwung.
Um eine höhere Taktrate zu erzielen und Kern-Timing-Verletzungen zu beseitigen, betrachten Sie die folgenden Richtlinien:
I. Stellen Sie sicher, dass Sie AFI-basierte PHY verwenden.
II. Klicken Sie in der Quartus II Software auf Aufgaben, ziehen Sie sie herunter und wählen Sie Einstellungen
1. Klicken Sie auf Optimierungen der physikalischen Synthese.
Eine. Setzen Sie die Anstrengung auf "Extra".
B. Aktivieren Sie im Abschnitt "Für Leistung optimieren" alle Optionen.
2. Klicken Sie auf Analyse- und Syntheseeinstellungen und setzen Sie optimierungstechnik auf Geschwindigkeit.
III. Wenn Sie ein Neulayout des Mainboards durchführen müssen, stellen Sie sicher, dass alle Schnittstellenstifte auf einer Seite (oben oder unten) platziert sind.