Beschreibung
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 17.1 Update 1 und früher, kann es sein, dass dieser interne Fehler bei der Platzierung eines Intel® Stratix® 10 FPGA-Design mit mehreren Clock-Domains angezeigt wird.
Der interne Fehler kann auftreten, wenn ein Design mehrere Clock-Domains enthält, die nicht in den Synopsys Design Constraints Files (.sdc) als "Ascii-Format" erklärt wurden.
Lösung
Um dieses Problem zu umgehen, stellen Sie sicher, dass alle Clock-Domains mit dem Befehl set_clock_groups als "Gegentakt " erklärt werden.
Zum Beispiel:
set_clock_groups -get_clocks ] -group [get_clocks ]
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus Prime Pro Edition Software behoben.