Artikel-ID: 000086341 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.06.2021

Warum sehe ich Funktionsfehler in der Hardware, wenn ich den Intel® Stratix® 10 10GBASE-KR PHY IP-Kern verwende?

Umgebung

    Intel® Quartus® Prime Pro Edition
    10GBASE-R PHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems in den Intel® Quartus® Prime Pro Edition Softwareversionen 20.1 und neuer können Hardwareausfälle auftreten, wenn sie den Intel® Stratix® 10 10GBASE-KR PHY IP-Kern verwenden.

Dieses Problem tritt aufgrund falscher Timing-Beschränkungen in der automatisch generierten Intel® Stratix® 10 10GBASE-KR PHY IP Core Synopsys Design Constraint(SDC)-Datei auf. Die Pfade zur xgmii_tx_dc-Eingabe der IP oder von der xgmii_rx_dc Ausgabe der IP können fälschlicherweise eingeschränkt sein. Dieses Problem kann auftreten, selbst wenn im Timing Analyzer keine Timing-Verletzungen gemeldet werden.

Nur IP-Implementierungen mit den folgenden Taktungs-Topologien sind von diesem Problem betroffen:

• Der xgmii_tx_clk Port der IP und der Takt, der die Logik oder den MAC zuführen, die den xgmii_tx_dc Port der IP antreibt, sind beide mit dem gleichen extern generierten Takt verbunden.

• Der xgmii_rx_clk Port der IP und der Takt, der die Logik zuführen, die vom xgmii_rx_dc Port der IP gespeist wird, sind beide mit dem gleichen extern generierten Takt verbunden

Wenn Ihr Design die oben angegebene Takt-Topologie verwendet und sich noch in der Entwicklung befindet, finden Sie im Abschnitt Auflösung Abhilfemaßnahmen.  Führen Sie für bereits in der Produktion vorhandene Designs die oben aufgeführte Taktungs-Topologie aus, um zu sehen, ob für ein vorkompiliertes Design Timing-Verletzungen vorhanden sind:

  1. Suchen Sie die ursprüngliche , automatisch generierte 10GBASE-KR PHY SDC-Datei: \\altera_xcvr_10gkr_s10_\oem\altera_xcvr_10gkr_s10_.sdc.
  2. Benennen Sie diese Datei in:\\altera_xcvr_10gkr_s10_\synthese\altera_xcvr_10gkr_s10__original.sdc um.
  3. Kopieren Sie die Datei corrected-krphy-sdc-to-rename.sdc unter dem folgenden Link (corrected-krphy-sdc-to-rename.sdc) am gleichen Speicherort und benennen Sie sie dann in denselben Namen wie die ursprüngliche .sdc-Datei (den Namen "altera_xcvr_10gkr_s10_.sdc" vor der Änderung in Schritt 2) um.
  4. Führen Sie die Zeitablaufanalyse für das Projekt erneut durch und überprüfen Sie, ob Verletzungen vorliegen.

Hinweis: Die automatisch generierte .sdc-Datei wird überschrieben, wenn die IP neu generiert wird. Daher müssen diese Schritte wiederholt werden, wenn die IP erneut erstellt wird.

Lösung

 

Falls Ihr Design betroffen ist und Sie die Intel® Quartus® Prime Pro Edition Softwareversionen 20.3 oder 21.2 verwenden, laden Sie den entsprechenden Patch aus der folgenden Liste herunter und installieren Sie diesen:

Hinweis: Damit das Patch wirksam wird, muss der 10GBASE-KR PHY IP-Kern nach der Installation des Patches neu generiert werden.

Wenn Sie Intel® Quartus® Prime Pro Edition Softwareversionen 20.1, 20.2, 20.4 oder 21.1 verwenden, aktualisieren Sie auf das Software-Patch v21.2 und installieren Sie Patch 0.07.

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software v21.3 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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