Artikel-ID: 000086334 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.06.2017

Warum wird mein Stratix IV Scfifo- und dcfifo-Ausgaberegister während der Funktionssimulation durch SCLR geleert?

Umgebung

  • Intel® Quartus® Prime Standard Edition
  • FIFO Intel® FPGA IP
  • Simulation, Debug und Verifizierung
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems im Stratix® IV scfifo und dcfifo Simulationsmodell wird das Ausgaberegister während der Einspeisung der sclr-Eingabe fälschlicherweise geleiert.


    Lösung

    In der Hardware- und Gate-Level-Simulation behält das Ausgaberegister seinen vorherigen Wert.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus Prime Standard Edition Software behoben.

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    Stratix® IV FPGAs

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