DDR2 SDRAM und DDR3 SDRAM UniPHY basierter Controller Version 11.0 mit aktivierter Control and Status Register (CSR)-Schnittstelle führen dazu, dass der Avalon-Bus in Modelsim-Simulationen gesperrt wird. Nach einer Avalon Lese- oder Schreibtransaktion setzt das WAITREQUEST-Signal hohe Ansprüche und bleibt für einen unbegrenzten Zeitraum bestätigt, wodurch andere Lese- oder Schreibtransaktionen auf dem Avalon Bus nicht zugelassen werden.
Das Problem befindet sich in der alt_mem_ddrx_csr.v-Datei. Es gibt Busbreitenfehler in der Datei, die zu nicht angeschlossenen Bits zu bestimmten Konfigurationsports führen.
Die Problemumgehung besteht darin, die angeschlossene Version der alt_mem_ddrx_csr.v-Datei herunterzuladen und die vier Instanzen in den folgenden Verzeichnissen zu überschreiben:
Corename/
Corename_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/Simulation/Corename_example_sim/Submodule
Corename_example_design/example_project/corename_Example/Submodule
Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.
Laden Sie die Verilog-Datei über den folgenden Link herunter:
Die Problemumgehung besteht darin, die angeschlossene Version der alt_mem_ddrx_csr.v-Datei herunterzuladen und die vier Instanzen in den folgenden Verzeichnissen zu überschreiben:
Corename/
Corename_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/Simulation/Corename_example_sim/Submodule
Corename_example_design/example_project/corename_Example/Submodule
Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.
Laden Sie die Verilog-Datei über den folgenden Link herunter:
alt_mem_ddrx_csr.v (Verilog)