Die ARID-, AWID-, WID-, RID- und BID-Signale geben den Master und das Routing für einen bestimmten Speicherzugriff an, der von den HPS-FPGA-Brücken (entweder der HPS-zu_FPGA-Brücke oder der leichten HPS-zu-FPGA-Brücke) erfolgt.
Bei Arria®-V- und Cyclone®-V-SoC-Geräten ist die AXI-ID, die von der L3-Verbindung ausgegeben wird, ein 12-Bit-Vektor, der sich aus den folgenden Feldern zusammensetzt:
ID[12]: Interconnect-ID, IID
ID[11:3]: Virtuelle ID, VID
ID[2:0]: Slave-Interconnect-ID, SIID
Die VID wird von dem Master empfangen, von dem die Transaktion empfangen wird, und die IID und SIID werden vom L3-Interconnect wie gezeigt zugewiesen:
Master | IID (xxID[12]) | SIID (xxID[2:0]) |
MPU | 1b0 | 3B010 |
DMA | 1b0 | 3B001 |
DAP | 1b0 | 3B100 |
FPGA2HPS | 1b0 | 3b000 |
DMA | 1b0 | 3B001 |
EMAC0 | 1b1 | 3B001 |
EMAC1 | 1b1 | 3B010 |
USB0 | 1b1 | 3B011 |
NAND | 1b1 | 3B100 |
TMC | 1b1 | 3b000 |
SD/MMC | 1b1 | 3B101 |
USB1 | 1b1 | 3B110 |
Die 8-Bit-VID wird vom Master festgelegt, der die Transaktion an die L3-Verbindung gesendet hat.
Die VID für den MPU-Master wird gemäß dem AMBA® Level 2 Cache Controller L2C-310 Revision r3P0 Technical Reference Manual eingestellt, das auf der Website des ARM® Info Centers http://infocenter.arm.com verfügbar ist.
Die VID für den FPGA2HPS-Master reicht von den 8-Bit-AXI-ID-Eingängen zur FPGA2HPS-Brücke.
Die VID für den DMA-Master hat die Bits 7:4 auf 0 und die Bits 3:0 gemäß dem technischen Referenzhandbuch ARM CoreLink DMA-330 Revision r1p1 festgelegt.
Die VID für die Master EMAC0 und EMAC1 ist auf 8h00 für Rx DMA-Zugriffe und 8h01 für Tx DMA-Zugriffe festgelegt.
Die VID ist für USB0-, USB1-, TMC-, DAP-, NAND- und SDMMC-Master immer auf 0 gesetzt.
Diese Informationen sind ab Version 16.1 des jeweiligen Gerätehandbuchs enthalten.