Artikel-ID: 000086288 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.08.2017

Warum zeigt meine OpenCL 17.0 BSP-Kompilierung falsche Timing-Fehler an?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA-SDK für OpenCL™
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Im Intel® FPGA SDK für OpenCL™ 17.0 BSP Flow können einige Takte Timing-Ausfälle im BSP während einer Importkompilierung anzeigen, selbst wenn der Basis-Seed das Timing erfüllt hat. Dies ist ein falscher Fehler und wird angezeigt, wenn einige der Beschränkungen von der Basiskompilierung aufgrund der Reihenfolge ignoriert werden, in der SDC-Beschränkungen während der Importkompilierung angewendet werden.

    Lösung

    Benutzer müssen die folgenden Zeilen in ihrer top.qsf-Datei kommentieren oder entfernen:

    Anzahl der SDC-Beschränkungen für die Kompilierung der Basisrevision

    set_global_assignment -Name SDC_FILE base.sdc

    set_global_assignment -disable SDC_FILE top.sdc

    set_global_assignment -disable -name SDC_FILE top_post.sdc

     

    Nach änderung der QSF-Datei ist eine weitere Importkompilierung erforderlich.

    aoc – Mainboard .cl

    Dieses Problem wird voraussichtlich in einer zukünftigen Version des Intel® FPGA SDK für OpenCL™ behoben.

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    Intel® Arria® 10 FPGAs und SoC FPGAs

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