Artikel-ID: 000086217 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.11.2011

Der Quartus II Design Assistant meldet kritische Warnung

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn der rx_protocol_clk Takt verwendet wird, wird der Quartus II Design Assistant meldet den folgenden Fehler:

    “Critical Warning: (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains.”

    Dieser Takt ist in der SDC-Datei nicht eingeschränkt.

    Lösung

    Fügen Sie die folgenden Beschränkungen in die SDC-Datei hinzu:

    set rx_protocol_clk_name "rx_protocol_clk[1]" create_clock -name -period 13.468 -waveform {0.000 6.734} [get_ports ]

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