Um Paketheader an einer 32-Bit-Begrenzung anzugleichen, werden mit Dreigeschwindigkeits-Ethernet-IP-Cores zwei Octet-Nullen vor der MAC-Zieladresse gesetzt, wenn die Option "Packet Headers an 32-Bit-Grenzen ausrichten" aktiviert ist.
Umgebung
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung
Zugehörige Produkte
Dieser Artikel bezieht sich auf 29 Produkte
เอฟพีจีเอ Arria® II GZ
เอฟพีจีเอ Cyclone® IV GX
Cyclone® III FPGAs
Cyclone® V ST SoC-FPGA
เอฟพีจีเอ Arria® II GX
Stratix® II FPGAs
เอฟพีจีเอ Cyclone® IV E
เอฟพีจีเอ Arria® V GX
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Cyclone® III LS
เอฟพีจีเอ Arria® V GZ
เอฟพีจีเอ Cyclone® V E
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Arria® V GT
Cyclone® V SE SoC-FPGA
เอฟพีจีเอ Intel® Arria® 10 GX
เอฟพีจีเอ Intel® Arria® 10 GT
Arria® V ST SoC-FPGA
Arria® V SX SoC-FPGA
เอฟพีจีเอ Stratix® II GX
Stratix® III FPGAs
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Stratix® IV GX
เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GX