Artikel-ID: 000086205 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.12.2013

Warum erstellt der EDA-Netlist-Writer keine gültige Netzliste für die Gate-Level-Simulation der 28-nm-Hard-IP der V-Reihe für PCI Express MegaCore Function?

Umgebung

  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Der EDA-Netlist-Writer unterstützt derzeit keine Gate-Level-Simulation für die Hard IP der V-Reihe für PCI Express® MegaCore® Function.
    Auflösung Diese Funktion ist für eine zukünftige Version der Quartus® II Software geplant.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 13 Produkte

    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Arria® V GZ
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    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Stratix® V GX

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