Artikel-ID: 000086193 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.04.2015

Wo sind die Taktfrequenzen für meine Arria 10 Hard IP für PCI Express in Quartus II Version 15.0 und neuer?

Umgebung

  • Takt-
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Arria® 10 Designs erfordern eine strenge Einhaltung der Transceiver-Richtlinien. Aus diesem Grund wurde derive_pll_clocks aus der generierten altpcied_a10.sdc.  Diese Datei enthielt zuvor die folgenden Zeilen:

    Anzahl derive_pll_clock wird verwendet, um den gesamten Takt zu berechnen, der von PCIe-Entclk abgeleitet wird
    Anzahl der derive_pll_clocks und leiten clock_uncertainty nur ab
    Anzahl wird einmal auf alle in einem Projekt verwendeten SDC-Dateien angewendet

    derive_pll_clocks –create_base_clocks
    derive_clock_uncertainty

    Lösung

    Die oben stehenden Zeilen müssen jetzt in der vom Benutzer erstellten SDC der obersten Ebene enthalten sein. Bitte fügen Sie diese beiden Zeilen ein.

    derive_pll_clocks –create_base_clocks
    derive_clock_uncertainty

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Arria® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Arria® 10 GX
    เอฟพีจีเอ Intel® Arria® 10 GT

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