Warum sehe ich PLL-Sperrprobleme und Datenfehler, wenn ich den 100-MHz-FPGA-Input-Takt (fpga_clk_100) im Intel® Stratix® 10 SoC Gold Hardware Reference Design (GHRD) verwende?

Der FPGA 100-MHz-fpga_clk_100 auf PIN_AW10 wird fälschlicherweise als LVDS-Takt in der Intel® Stratix® 10 SoC Gold Hardware Reference Design (GHRD) Version 18.1 und früher definiert.    Dies kann zu unerwarteten Verhaltensweisen im Design für Logik führen, die von dieser Quelle getaktet wird.

Um dieses Problem zu beheben, bearbeiten Sie die I/O-Zuweisung für fpga_clk_100 von LVDS zu 1,8 V (PIN_AW10) mit den Tools Assignment->Assignment Editor oder Assignments->Pin Planner.

Hinweis: Wenn das Design kompiliert wurde, muss der IO-Standard auf dem automatisch erstellten LVDS-Komplementsignal fpga_clk_100(n) auf 1,8 V eingestellt sein.  Das automatisch erstellte LVDS-Ergänzungssignal wird dann automatisch entfernt.

Diese Lösung wird voraussichtlich in einer zukünftigen Version des Intel Stratix 10 SoC GHRD enthalten sein.